Kamis, 15 Juni 2023

Laporan Akhir 1 (Percobaan 1)




1. Jurnal
[Kembali]


2. Alat dan Bahan [Kembali]
 
1. Panel DL2203D
2. Panel DL2203C
3. Panel DL2203S

4. Jumper


5. IC74LS112



7. Switch




8. Power DC


9. Logic Probe  




3. Rangkaian Simulasi [Kembali]


Gambar Rangkaian percobaan 1 menggunakan simulasi pada proteus




Gambar Rangkaian percobaan pada Delorenzo


4. Prinsip Kerja Rangkaian [Kembali]

Pada percobaan 1 ini merupakan percobaan Asynchronus Binary Counter dengan 4 bit yaitu dimana menggunakan 4 buah J-K Flip-Flop yang input J dan K nya dihubungkan menjadi 1 ke power sehingga menjadi T Flip-Flop. Ketika J-K dihubungkan ke power maka input J-K adalah logika 1 maka J-K mengalami kondisi toggle (berlawanan) dan karena inputnya juga diberi input clock yang dimana clock nya terdapat bulatan di depannya maka clock akan aktif pada saat kondisi fall time yaitu kondisi dimana clock akan mentrigger pada saat 1 ke 0, sehingga outputnya akan mengalami perubahan.

Karena clock mentrigger pada saat kondisi fall time, maka ketika input J-K nya 1 maka output Q akan 0, namun clock hanya mempengaruhi flip-flop pertama saja, sedangkan flip-flop kedua ketiga dan keempat itu clock nya bergantung dari output Q flip-flop sebelumnya. Sehingga setelah melakukan beberapa percobaan maka pada percobaan 1 ini counter akan mengalami counter up dari 0 sampai F.

5. Video Rangkaian [Kembali]


6. Analisa [Kembali]

1) Analisa apa yang terjadi jika masing-masing input flip-flop selanjutnya dihubungkan dengan Q' flip-flop sebelumnya.
Jawab: Jika input clock selanjutnya dihubungkan dengan Q' flip flop sebelumnya maka akan mengalami counter down yaitu dari F menajdi 0. Namun saat J, K, dan clock flip-flop selanjutnya dhubungkan ke Q' flip-flop sebelumnya maka outputnya hanya 1 dan 0.

2) Jelaskan perbedaan pemasangan rangkaian Asynchronus counter up dengan Asynchronus counter down.
Jawab: Perbedaan pemasangan rangkaian Asynchronus counter up dengan counter down adalah pada counter up clock nya dihubungkan ke output Q sebelumnya maka clock akan mentrigger pada saat fall time. 
Sedangkan pada counter down, clock flip flop selanjutnya dihubungkan ke output Q' dari flip-flop sebelumnya maka akan mengalami counter down yaitu dari F ke 0.

3) Jelaskan apa yang terjadi saat rangkaian berjalan kaki S diaktifkan/input S diberi logika 0.
Jawab: Jika kaki S diaktifkan (diberi logika 0) maka kaki S akan mengalami kondisi set, yaitu output yang dihasilkan akan selalu 1, jadi tiap-tiap flip flop akan menghasilkan output 1. Dan karena S aktif maka input J, K, dan clock tidak akan berpengaruh (don't care), sehingga output dari semua flip flop adalah 1111 atau F.


7. Link Download [Kembali]

  • Download HTML [klik disini]
  • Download Rangkaian Simulasi [klik disini]
  • Download Video Simulasi [klik disini]
  • Download Datasheet IC74LS112 [klik disini]
  • Tidak ada komentar:

    Posting Komentar

    Modul 4

    Smart Parking Area [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Pendahuluan 2. Tujuan 3. Alat dan Bahan 4. Dasar Teori 5. ...