Laporan Akhir 1 (Percobaaan 1)
Gambar Jurnal Perhitungan Percobaan 1
2. Alat dan Bahan
[Kembali]
Gambar 1. Module D'Lorentzo
1. Panel DL2203C
2. Panel DL 2203D
3. Panel DL 2203S
4. Jumper
Gambar 3. Rangkaian pada Proteus
Pada percobaan 1 modul 2 ini menggunakan 2 buah flip flop, yaitu J-K flip flop dan D flip flop. Pada J-K flip flop sesuai dengan prinsip kerjanya, jika input dari R dan S aktif low yaitu aktif jika diberi input logika 0, maka input dari J, K dan clock nya tidak akan aktif (don't care). Dan jika input R dan S tidak aktif maka input J, K, dan clock akan aktif.
Sedangkan pada D flip flop prinsip nya sama dengan J-K flip flop, jika R atau S nya aktif maka input dari D dan clock tidak akan aktif, jika R aktif maka ouput Q nya akan berlogika 0 dan jika S aktif maka ouput Q nya akan berlogika 1. Apabila R atau S nya tidak aktif maka input D dan clock akan aktif sehingga output nantinya akan bergantung pada nilai D dan clocknya.
Sesuai pada jurnal ada 6 input yaitu B0 (R), B1(S), B2(J), B3(CLK), B4(K), B5(D), B6(CLK) sedangkan output nya H7(Q) dan H6(Q') untuk J-K flip flop, dan H4(Q), dan H5(Q') untuk output dari D flip flop. Untuk pertama jika nilai B1=1 dan B0=0 maka dinamakan kondisi set yg mana output Q nantinya akan bernilai 1. Dan jika input B0=1, B1=1, B2=1, B3=CLK, B4=0, B5=X, dan B6=0 maka output yang di dapat ialah pada J-K flip flop nilai Q=1, dan Q'=0 dan pada D flip flop nilai Q=1, dan Q=0.
5. Video Rangkaian
[Kembali]
Video Percobaan 1 M2
6. Analisa
[Kembali]
1) Analisa apa yang terjadi saat input B3 dan B2 dihubungkan ke clock dan K berlogika 1. Gambarkan timing diagramnya.
1) Analisa apa yang terjadi saat input B3 dan B2 dihubungkan ke clock dan K berlogika 1. Gambarkan timing diagramnya.
Jawab:
Saat B3 dan B2 dihubungkan ke clock dan K berlogika 1, dan pada saat mengalami fall time. Agar J-K flip flop dapat di trigger maka B2 (J) nya diberi input logika 0. Sehingga mengalami kondisi reset dan output Q=0 dan Q'=1.
Berikut gambar timing diagramnya:
2) Analisa apa yang terjadi saat B5 dan B6 dihubungkan ke clok. Gambarkan timing diagramnya.
Jawab:
Saat B5 dan B6 dihubungkan ke clock, ouput Q bernulai 1 dan Q' bernilai 0. Karena clock mentrigger pada saat rise time, sehingga D juga berlogika 1 maka kondisinya yaitu set.
Gambar timing diagram:
7. Link Download
[Kembali]
Tidak ada komentar:
Posting Komentar