Kamis, 15 Juni 2023

Laporan Akhir 2 Percobaan 2




1. Jurnal [Kembali]


2. Alat dan Bahan [Kembali]
 
1. Panel DL2203D
2. Panel DL2203C
3. Panel DL2203S

4. Jumper


5. IC74LS90



6. IC7493

7. Switch




8. Power DC


9. Logic Probe  




3. Rangkaian Simulasi [Kembali]

Gambar Rangkaian percobaan 2a menggunakan simulasi pada proteus

Gambar Rangkaian percobaan 2b menggunakan simulasi pada proteus

4. Prinsip Kerja Rangkaian [Kembali]

Pada rangkaian percobaan 2 menggunakan rangkaian Asynchronus Counter, terdapat input yang terdiri dari 6 sakelar, dimana sakelar ini dihungkan ke VCC dan akan memberikan logika 1 dan juga terhubung ke ground dan memberikan logika 0. Sakelar tersebut kemudian dihubungkan dengan counter IC 74LS90 dan IC 7493.

Terdapat perbedaan pada percobaan 2a dan 2b yaitu pada percobaan 2a, kaki input CKA dan CKB dihubungkan ke clock, sedangkan pada percobaan 2b, hanya kaki CKB yang terhubung ke clock dan kaki CKA dihubungkan dengan output Q0 dari counter 74LS90. Begitu juga dengan CKA dan CKB dari counter 7493.

Pada percobaan ini rangkaian akan mengeluarkan logika 4 bit yang mana output 4 bit dari masing-masing counter akan dihubungkan dengan decoder yang mengubah logika 4 bit menjadi 7 bit dan kemudian dihubungkan ke 7-segment untuk menampilkan nila outputnya. 

Dapat dilihat pada counter 74LS90, R0(1) dan R0(2) berfungsi sebagai Reset dan R9(1) dan R9(2) berfungsi sebagai Set. Maka ketika R0(1) dan R0(2) diberikan logika 1, maka outputnya akan di reset ke dalam logika 0 sehingga seven segment akan menampilkan angka 0, jadi ketika R9(1) atau R9(2) diberikan logika 1 maka output Q0, Q1, Q2 dan Q3 akan berlogika 0. Sedangkan ketika R9(1) dan R9(2) diberikan logika 1, maka output akan di set menjadi nilai maksimal dari bit yang dihitung yaitu 9, dan dalam kondisi ini, ketika R0(1) atau R0(2) diberika logika apapun akan tetap don't care maka output dari Q0, Q1, Q2, dan Q3 berturut-turut adalah 1, 0, 0,1. Sedangkan ketika salah satu dari R0 dan R9, seperti R0(1) dan R9(1) berlogika 1, maka outputnya akan bergantian berlogika 1. Sehingga pada seven segment akan terlihat output menghitung tetapi tidak berurutan. Akan tetapi ketika CKA dihubungkan dengan output Q0 sebagaimana pada percobaan 2b, maka seven segment akan menampilkan 0-9 secara berurutan.

Dan pada counter 7493, hanya terdapat R0(1) dan R0(2) dimana jika diberikan logika 1, akan mereset semua output menjadi logika 0 dan seven segment akan menampilkan angka 0. Sedangkan jika salah satu dari R0(1) dan R0(2) berlogika 1 maka outputnya akan menghitung naik tetapi tidak berurutan. Akan tetapi ketika CKA dihubungkan dengan Q(0) maka seven segmen akan menampilkan hitungan naik dari 0 sampai F.


5. Video Rangkaian [Kembali]


6. Analisa [Kembali]

1. Jelaskan perbedaan percobaan 2a dengan percobaan 2b.
Jawab: Perbedaan percobaan 2a dengan percobaan 2b adalah terletak pada input clock CKBnya, pada percobaan 2a CKA dan CKB sama-sama dihubungkan pada sumber clock. Sedangkan pada percobaan 2b CKA dihubungkan ke Q0 atau output Q0nya. Akibatnya percobaan 2a outputnya tidak berurutan sedangkan percobaan 2b outputnya berurutan.

2. Mengapa terjadi perbedaan output pada percobaan 2a dan 2b.
Jawab: Output pada percobaan 2a ialah tidak berurutan yaitu output IC 74LS90 = 0347812569 dan pada IC 7493 = 03478BCF. Sedangkan output pada percobaan 2 berurutan counter up, yaitu output IC 74LS90 = 0123456789 dan IC 7493 = 0123456789ABCDEF. Hal ini terjadi karena perbedaan input clocknya, pada percobaan 2a clocknya sama-sama dihubungkan ke sumber clock, sedangkan percobaan 2b clock CKB dihubungkan ke output Q0nya. Sehingga karena clock CKB tadi dihubungkan ke Q0, maka output yang dihasilkan menjadi berurutan.

7. Link Download [Kembali]

  • Download HTML [klik disini]
  • Download Rangkaian Simulasi [klik disini]
  • Download Video Simulasi [klik disini]
  • Download Datasheet IC74LS90 [klik disini]
  • Download Datasheet IC74LS48 [klik disini]
    • - Tidak ada komentar:

    Laporan Akhir 1 (Percobaan 1)




    1. Jurnal     [Kembali]


    2. Alat dan Bahan [Kembali]
     
    1. Panel DL2203D
    2. Panel DL2203C
    3. Panel DL2203S

    4. Jumper


    5. IC74LS112



    7. Switch




    8. Power DC


    9. Logic Probe  




    3. Rangkaian Simulasi [Kembali]


    Gambar Rangkaian percobaan 1 menggunakan simulasi pada proteus




    Gambar Rangkaian percobaan pada Delorenzo


    4. Prinsip Kerja Rangkaian [Kembali]

    Pada percobaan 1 ini merupakan percobaan Asynchronus Binary Counter dengan 4 bit yaitu dimana menggunakan 4 buah J-K Flip-Flop yang input J dan K nya dihubungkan menjadi 1 ke power sehingga menjadi T Flip-Flop. Ketika J-K dihubungkan ke power maka input J-K adalah logika 1 maka J-K mengalami kondisi toggle (berlawanan) dan karena inputnya juga diberi input clock yang dimana clock nya terdapat bulatan di depannya maka clock akan aktif pada saat kondisi fall time yaitu kondisi dimana clock akan mentrigger pada saat 1 ke 0, sehingga outputnya akan mengalami perubahan.

    Karena clock mentrigger pada saat kondisi fall time, maka ketika input J-K nya 1 maka output Q akan 0, namun clock hanya mempengaruhi flip-flop pertama saja, sedangkan flip-flop kedua ketiga dan keempat itu clock nya bergantung dari output Q flip-flop sebelumnya. Sehingga setelah melakukan beberapa percobaan maka pada percobaan 1 ini counter akan mengalami counter up dari 0 sampai F.

    5. Video Rangkaian [Kembali]


    6. Analisa [Kembali]

    1) Analisa apa yang terjadi jika masing-masing input flip-flop selanjutnya dihubungkan dengan Q' flip-flop sebelumnya.
    Jawab: Jika input clock selanjutnya dihubungkan dengan Q' flip flop sebelumnya maka akan mengalami counter down yaitu dari F menajdi 0. Namun saat J, K, dan clock flip-flop selanjutnya dhubungkan ke Q' flip-flop sebelumnya maka outputnya hanya 1 dan 0.

    2) Jelaskan perbedaan pemasangan rangkaian Asynchronus counter up dengan Asynchronus counter down.
    Jawab: Perbedaan pemasangan rangkaian Asynchronus counter up dengan counter down adalah pada counter up clock nya dihubungkan ke output Q sebelumnya maka clock akan mentrigger pada saat fall time. 
    Sedangkan pada counter down, clock flip flop selanjutnya dihubungkan ke output Q' dari flip-flop sebelumnya maka akan mengalami counter down yaitu dari F ke 0.

    3) Jelaskan apa yang terjadi saat rangkaian berjalan kaki S diaktifkan/input S diberi logika 0.
    Jawab: Jika kaki S diaktifkan (diberi logika 0) maka kaki S akan mengalami kondisi set, yaitu output yang dihasilkan akan selalu 1, jadi tiap-tiap flip flop akan menghasilkan output 1. Dan karena S aktif maka input J, K, dan clock tidak akan berpengaruh (don't care), sehingga output dari semua flip flop adalah 1111 atau F.


    7. Link Download [Kembali]

  • Download HTML [klik disini]
  • Download Rangkaian Simulasi [klik disini]
  • Download Video Simulasi [klik disini]
  • Download Datasheet IC74LS112 [klik disini]
    • - Tidak ada komentar:

    Senin, 12 Juni 2023

    Tugas Pendahuluan 2




    Tugas Pendahuluan 2 Modul 3 (Counter)

    1. Kondisi     [Kembali]

    Percobaan 3 Kondisi 7
    Buatlah rangkaian seperti percobaan 3a, ubah IC 74193N dengan 74LS161N dan IC 74192N dengan 74LS160N.

    2. Gambar Rangkaian Simulasi [Kembali]


    3. Video Simulasi [Kembali]



    4. Prinsip Kerja [Kembali]
    Pada percobaan 3 kondisi 7 ini kita akan membuat sebuah Counter Synchronus seperti pada gambar percobaan 3a, namun IC 74193N diubah dengan 74LS161N dan IC74192N diubah dengan 74LS160N. Yang mana Counter Synchronus ini ialah clocknya akan di pasang paralel pada tiap input dan akan menghasilkan output secara bersamaan.

    Terdapat pada rangkaian ada 9 buah switch yang nantinya akan dihubungkan ke tiap kaki input pada 74LS160 dan 74LS161. Kaki ENT dan ENP tersebut berfungsi untuk mengaktifkan fungsi perhitungan yang mana ENT dan ENP aktif high yaitu akan aktif apabila diberi inputan 1. Disana juga terdapat clock yang nantinya clock ini akan terus mentrigger 74LS160 dan 74LS161 sehingga akan menghasilkan output tertentu. Lalu terdapat juga MR (Master Reset) yang berfungsi untuk mereset dan akan aktif ketika di beri inputan 0 (aktif low).

    Setelah 9 switch tadi dihubungkan ke tiap-tiap kaki pada 74LS160 dan 74LS161 dan nantinya clock akan terus di trigger sehingga akan menghasilkan output dengan nilai tertentu, yang nantinya output tersebut dihubungkan ke seven segment dan seven segment akan menampilkan outputnya. Yang mana nantinya pada 74LS160 untuk batas bit yang ditampilkan pada seven segmen adalah 9 setelah lewat dari 9 maka akan dimulai dari 0 lagi, dan sedangkan pada 74LS161 batasnya sampai bit 15 setelah sampai batas maka akan dimulai dari 0 lagi.

    Berikut adalah sedikit dari datasheet untuk 74LS160 dan 74LS161:
    Gambar Datasheet 74LS161.


    Gambar Datasheet 74LS160.



    5. Link Download [Kembali]

  • Download HTML [klik disini]
  • Download Rangkaian Simulasi [klik disini]
  • Download Video Simulasi [klik disini]
  • Download Datasheet Seven Segment [klik disini]
  • Download Datasheet IC 74LS160 [klik disini]
  • Download Datasheet IC 74LS161 [klik disini]
    • - Tidak ada komentar:

    Tugas Pendahuluan 1




    Tugas Pendahuluan 1 Modul 3 (Counter)

    1. Kondisi     [Kembali]

    Percobaan 1 Kondisi 12
    Buatlah rangkaian seperti pada gambar percobaan 1 dengan sumber 3,3V.

    2. Gambar Rangkaian Simulasi [Kembali]



    3. Video Simulasi [Kembali]


    4. Prinsip Kerja [Kembali]
    Pada percobaan 1 kondisi 12 ini, kita menggunakan 4 JK flip flop yang dimana input J dan K nya di satukan maka  akan menjadi T flip flop. Karena percobaan ini clock nya hanya dihubungkan pada flip flop pertama dan input selanjutnya bergantung kepada output sebelumnya maka dinamakan Counter Asynchronus. Pada percobaan ini clock akan mentrigger saat mengalami kondisi fall time (1 ke 0). Lalu karena J dan K bernilai 1 maka flip flop akan mengalami kondisi toggle atau berlawanan yang mana output Q nantinya akan berubah yaitu antara 1 dan 0. Dan dapat dilihat juga output Q pada flip flop pertama dihubungkan ke input clock pada flip flop kedua, maka clock nya akan mentrigger flip flop kedua pada saat kondisi fall time tadi.

    Sebagai contoh awal, semua output dari masing-masing flip flop adalah 0, lalu pada flip flop pertama karena J dan K bernilai 1 maka toggle, output Q1 akan bernilai 1, namun karena kondisi nya belum memenuhi karena syaratnya yaitu fall time maka output flip flop selanjutnya tetap 0. Lalu clock mentrigger lagi karena kondisi toggle maka output Q1 adalah 0, karena kondisinya memenuhi (fall time), maka clock juga mentrigger flip flop kedua sehingga output Q2 adalah 1. Karena pada Q2 mengalami kondisi rise time (0 ke 1) maka belum memenuhi kondisi untuk flip flop ketiga sehinigga output Q3 masih bernilai 0. Begitu seterusnya dan akan terus berlangsung sampai batas dari nilai bit nya yaitu 16.


    5. Link Download [Kembali]

  • Download HTML [klik disini]
  • Download Rangkaian Simulasi [klik disini]
  • Download Video Simulasi [klik disini]
  • Download Datasheet J-K Flip- Flop [klik disini]
    • - Tidak ada komentar:

    Modul 3 Counter




    MODUL 3
    COUNTER


    1. Tujuan     [Kembali]
    1. Merangkai dan menguji operasi logika dari counter asyncron dan counter syncronous
    2. Merangkai dan menguji aplikasi dari sebuah counter
    2. Alat dan Bahan [Kembali]



    1. Panel DL2203C
    2. Panel DL 2203D
    3. Panel DL 2203S
    4. Jumper
                                           

    3. Dasar Teori [Kembali]

    COUNTER

        Counter adalah sebuah rangkaian sekuensial yang mengeluarkan urutan statestate tertentu, yang merupakan aplikasi dari pulsa- pulsa inputnya. pulsa input dapat berupa pulsa clock atau pulsa yang dibangkitkan oleh sumber eksternal dan muncul pada interval waktu tertentu. Counter banyak digunakan pada peralatan yang berhubungan dengan teknologi digital, biasanya untuk menghitung jumlah kemunculan sebuah o kejadian/event atau untuk menghitung pembangkit waktu. Counter yang mngeluarkan urutan biner dinamakan Biner Counter. Sebuah n-bit binary counter terdiri dari n buah flip- flop. dapat meghitung 0 sampai 2n-1. Counter secara umum diklasifikasikan atas counter asyncron dan counter.


    a) Counter Asyncronous

        Counter asyncronous disebut juga ripple Through Counter atau Counter serial (Serial Counter), karena output masing- masing flip- flop yang digunakan akan bergulingan (berubah kondisi dari "0" ke "1") dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flip- flop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip- flop lainnya diambilkan dan masing- masing flip- flop sebelumnya.

    Gambar 3.3 Rangkaian Counter Asyncronous
    b) Counter Syncronous 
        Counter syncronous disebut sebagai counter parallel, output flip flop yang digunakan bergulingan secara serempak. Hal ini disebabkan karena masing- masing flip- flop tersebut dikendalikan secara serempak oleh sinyal clock.
    Gambar 3.4 Rangkaian Counter Asyncronous











    - Tidak ada komentar:

    Sabtu, 03 Juni 2023

    Laporan Akhir 2 (Percobaan 2)




    Laporan Akhir 2 (Percobaan 2)

    1. Jurnal     [Kembali]

    Gambar Jurnal Perhitungan

    2. Alat dan Bahan [Kembali]

       
    Gambar 1. Module D'Lorentzo

    1. Panel DL2203C
    2. Panel DL 2203D
    3. Panel DL 2203S
    4. Jumper

    Gambar 2. Jumper

    3. Rangkaian Simulasi [Kembali]
     
    Gambar 3. Rangkaian pada Proteus

    Gambar 4. Rangkaian pada Module D'Lorentzo

    4. Prinsip Kerja Rangkaian [Kembali]
    Pada percobaan 2 T flip flop ini kita menggunakan J-K flip flop sebagai flip flopnya namun input pada J dan K dijadikan satu dan prinsip kerjanya tidak jauh beda dari J-K flip flop. Dimana jika input R atau S nya aktif atau keduanya aktif maka input dari JK, dan clock tidak akan berpengaruh kepada outputnya. Dan jika input R dan S tidak aktif maka input JK dan clock akan aktif.

    Pada percobaan 2 diberi input T(B2), B1, dan B0 dan output nya Q(H2) dan Q'(H6). Dimana jika B0=0, B1=1, dan T (B2)= X maka untuk ouputnya akan di dapat Q=0 dan Q'=1. Dan jika B2=CLK, B1=1, B2=1, maka untuk ouputnya Q=toggle dan Q'=toggle.

    5. Video Rangkaian [Kembali]



    Video Percobaan 2
    6. Analisa [Kembali]
    1) Analisa apa yang terjadi saat B2 dan input JK dihubungkan ke clock. Gambarkan timing diagramnya.
    Jawab: 
    Saat B2 dihubungkan ke clock dan input JK juga dihubungkan ke clokm maka clock akan mentrigger pada saat fall time. Dan saat JK diberi inputan 0 maka outpunya tidak akan berubah dan outputnya Q berlogika 0 dan Q' berlogika 1. berikut gambar timing diagramnya.

    7. Link Download [Kembali]

  • Download HTML [klik disini]
  • Download Rangkaian Simulasi [klik disini]
  • Download Video Simulasi [klik disini]
  • Download Datasheet IC74LS112A [klik disini]
  • Download Datasheet IC7474 [klik disini]
    • - Tidak ada komentar:

    Laporan Akhir 1 (Percobaan 1)




    Laporan Akhir 1 (Percobaaan 1)

    1. Jurnal     [Kembali]
    Gambar Jurnal Perhitungan Percobaan 1

    2. Alat dan Bahan [Kembali]

       
    Gambar 1. Module D'Lorentzo

    1. Panel DL2203C
    2. Panel DL 2203D
    3. Panel DL 2203S
    4. Jumper

    Gambar 2. Jumper

    3. Rangkaian Simulasi [Kembali]
     
    Gambar 3. Rangkaian pada Proteus

    Gambar 4. Rangkaian pada Module D'Lorentzo

    4. Prinsip Kerja Rangkaian [Kembali]
    Pada percobaan 1 modul 2 ini menggunakan 2 buah flip flop, yaitu J-K flip flop dan D flip flop. Pada J-K flip flop sesuai dengan prinsip kerjanya, jika input dari R dan S aktif low yaitu aktif jika diberi input logika 0, maka input dari J, K dan clock nya tidak akan aktif (don't care). Dan jika input R dan S tidak aktif maka input J, K, dan clock akan aktif. 

    Sedangkan pada D flip flop prinsip nya sama dengan J-K flip flop, jika R atau S nya aktif maka input dari D dan clock tidak akan aktif, jika R aktif maka ouput Q nya akan berlogika 0 dan jika S aktif maka ouput Q nya akan berlogika 1. Apabila R atau S nya tidak aktif maka input D dan clock akan aktif sehingga output nantinya akan bergantung pada nilai D dan clocknya.

    Sesuai pada jurnal ada 6 input yaitu B0 (R), B1(S), B2(J), B3(CLK), B4(K), B5(D), B6(CLK) sedangkan output nya H7(Q) dan H6(Q') untuk J-K flip flop, dan H4(Q), dan H5(Q') untuk output dari D flip flop. Untuk pertama jika nilai B1=1 dan B0=0 maka dinamakan kondisi set yg mana output Q nantinya akan bernilai 1. Dan jika input B0=1, B1=1, B2=1, B3=CLK, B4=0, B5=X, dan B6=0 maka output yang di dapat ialah pada J-K flip flop nilai Q=1, dan Q'=0 dan pada D flip flop nilai Q=1, dan Q=0.

    5. Video Rangkaian [Kembali]
    Video Percobaan 1 M2
    6. Analisa [Kembali]
    1) Analisa apa yang terjadi saat input B3 dan B2 dihubungkan ke clock dan K berlogika 1. Gambarkan timing diagramnya.
    Jawab:
    Saat B3 dan B2 dihubungkan ke clock dan K berlogika 1, dan pada saat mengalami fall time. Agar J-K flip flop dapat di trigger maka B2 (J) nya diberi input logika 0. Sehingga mengalami kondisi reset dan output Q=0 dan Q'=1.
    Berikut gambar timing diagramnya:

    2) Analisa apa yang terjadi saat B5 dan B6 dihubungkan ke clok. Gambarkan timing diagramnya.
    Jawab:
    Saat B5 dan B6 dihubungkan ke clock, ouput Q bernulai 1 dan Q' bernilai 0. Karena clock mentrigger pada saat rise time, sehingga D juga berlogika 1 maka kondisinya yaitu set.
    Gambar timing diagram:


    7. Link Download [Kembali]

  • Download HTML [klik disini]
  • Download Rangkaian Simulasi [klik disini]
  • Download Video Simulasi [klik disini]
  • Download Datasheet IC74LS112A [klik disini]
  • Download Datasheet IC7474 [klik disini]
    • - Tidak ada komentar:

    Jumat, 02 Juni 2023

    Tugas Pendahuluan 2




    Tugas Pendahuluan 2

    1. Kondisi     [Kembali]

    Percobaan 2 Kondisi 9
    Buatlah rangkaian T Flip- Flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=clock.

    2. Gambar Rangkaian Simulasi [Kembali]

    Gambar 1. Rangkaian sebelum di run.

    Gambar 2. Rangkaian sesudah di run.

    3. Video Simulasi [Kembali]

    Video Percobaan 2 Kondisi 9.

    4. Prinsip Kerja [Kembali]

        Pada percobaan 2 yaitu T Flip Flop kita dapat menggunakan J K Flip Flop, namun pada input J K nya di satukan. Prinsip kerja nya juga sama seperti J K Flip Flop yaitu ketika R dan S aktif maka input J K dan Clock tidak akan berpengaruh (don't care). Dan pada kondisi percobaan yaitu B0=0 dan B1=1, B2=clock maka dapat dilihat input clock dan J K tidak akan berpengaruh karena input R berlogika 0 atau aktif rendah. Sehingga karena input R (Reset) aktif maka output dari Q nya akan bernilai 0 dan Q' bernilai 1. 


    5. Link Download [Kembali]

  • Download HTML [klik disini]
  • Download Rangkaian Simulasi [klik disini]
  • Download Video simulasi [klik disini]
  • Download Datasheet J-K Flip-Flop [klik disini]
    • - Tidak ada komentar:
    Langganan: Postingan (Atom)

    Modul 4

    Smart Parking Area [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Pendahuluan 2. Tujuan 3. Alat dan Bahan 4. Dasar Teori 5. ...